Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 2007 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
lista zalet i wad
weryfikacja systemu
podział HW/SW
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
weryfikacja modelu sprzętu
zmiana podziału HW/SW
usuwanie błędów oprogramowania
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy biblioteki IP
wykorzystujemy bloki soft IP
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
wykorzystujemy bloki hard IP
W projektach platform-based:
można implementować dowolną architekturę
nie stosuje się NoC
nie stosuje się magistrali
wybór architektury jest ograniczony
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
trudność testowania systemu
duży koszt systemu
mała wydajność systemu (moc i szybkość)
mały time-to-market
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszą moc systemu
mniejszy koszt projektu
mniejszą szybkośc systemu
mniejszy czas projektu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
układów rekonfigurowalnych
procesorów wbudowanych
interfejsów
magistrali
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
szybkość symulacji
dokładność symulacji
łatwość syntezy
optymalność implementacji po syntezie,
szybkość symulacji
Językiem modelowania systemu nie jest:
C++
SystemVerilog
SystemC
Verilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji funkcjonalnej
weryfikacji funkcjonalnej
symulacji formalnej
weryfikacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0
nie jest możliwa
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania correspondense-based
projektowania funkcjonalnego
projektowania RTL
projektowania IP-based
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki synchronicznej
logiki kombinacyjnej
dowolnej logiki
logiki sekwencyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
komunikacji
funkcjonalności
przepływu danych
obliczeń
przepływu danych
Gniazda (sockets) w TLM służą do:
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania procesów
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
optymalizacji funkcjonalnej
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
funkcja
metoda
sygnał
magistrala
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
mnożenia
permutacji
dodawania
logicznych
logicznych
Potokowanie zwiększa:
współbieżność
okres taktowania
ścieżkę krytyczną
(?)zasoby
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie potokowości
wprowadzenie resetu synchronicznego
wprowadzenie resetu asynchronicznego
równoważenie rejestrów
wprowadzenie potokowości