Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 2016 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
lista zalet i wad
symulacja systemu
weryfikacja systemu
podział HW/SW
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
weryfikacja modelu sprzętu
usuwanie błędów oprogramowania
usuwanie błędów w modelu sprzętu
zmiana podziału HW/SW
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy bloki soft IP
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
W projektach platform-based:
nie stosuje się NoC
nie stosuje się magistrali
wybór architektury jest ograniczony
można implementować dowolną architekturę
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
mały time-to-market
trudność testowania systemu
mała wydajność systemu (moc i szybkość)
duży koszt systemu
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszą szybkośc systemu
mniejszy koszt projektu
mniejszą moc systemu
mniejszy czas projektu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
układów rekonfigurowalnych
magistrali
interfejsów
procesorów wbudowanych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
szybkość symulacji
łatwość syntezy
dokładność symulacji
optymalność implementacji po syntezie,
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemC
C++
SystemVerilog
Verilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
weryfikacji formalnej
weryfikacji funkcjonalnej
symulacji formalnej
symulacji funkcjonalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
nie jest możliwa
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania correspondense-based
projektowania RTL
projektowania funkcjonalnego
projektowania IP-based
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki sekwencyjnej
logiki synchronicznej
dowolnej logiki
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
przepływu danych
obliczeń
komunikacji
funkcjonalności
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania procesów
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
modelowania magistrali memory-mapped
optymalizacji funkcjonalnej
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
sygnał
metoda
funkcja
magistrala
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
dodawania
permutacji
mnożenia
logicznych
Potokowanie zwiększa:
ścieżkę krytyczną
okres taktowania
współbieżność
(?)zasoby
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie potokowości
wprowadzenie resetu asynchronicznego
równoważenie rejestrów
wprowadzenie resetu synchronicznego
wprowadzenie potokowości