Twoja przeglądarka nie obsługuje JavaScript!
Ucz się szybciej
Testy
Fiszki
Notatki
Zaloguj
Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań:
40
Rozwiązywany:
2319 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
weryfikacja systemu
lista zalet i wad
podział HW/SW
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
weryfikacja modelu sprzętu
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
zmiana podziału HW/SW
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy bloki hard IP
wykorzystujemy bloki soft IP
wykorzystujemy funkcje IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
W projektach platform-based:
można implementować dowolną architekturę
nie stosuje się NoC
wybór architektury jest ograniczony
nie stosuje się magistrali
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
duży koszt systemu
mała wydajność systemu (moc i szybkość)
mały time-to-market
trudność testowania systemu
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą szybkośc systemu
mniejszą moc systemu
mniejszy koszt projektu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
procesorów wbudowanych
interfejsów
magistrali
układów rekonfigurowalnych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
szybkość symulacji
łatwość syntezy
optymalność implementacji po syntezie,
dokładność symulacji
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemVerilog
Verilog
SystemC
C++
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji formalnej
weryfikacji funkcjonalnej
symulacji funkcjonalnej
weryfikacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
nie jest możliwa
jest możliwa dla standardu TLM 1.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania IP-based
projektowania correspondense-based
projektowania funkcjonalnego
projektowania RTL
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
dowolnej logiki
logiki sekwencyjnej
logiki kombinacyjnej
logiki synchronicznej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
komunikacji
obliczeń
przepływu danych
funkcjonalności
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania procesów
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
optymalizacji funkcjonalnej
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
magistrala
metoda
sygnał
funkcja
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
mnożenia
dodawania
permutacji
logicznych
logicznych
Potokowanie zwiększa:
współbieżność
okres taktowania
ścieżkę krytyczną
(?)zasoby
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu asynchronicznego
równoważenie rejestrów
wprowadzenie potokowości
wprowadzenie resetu synchronicznego
wprowadzenie potokowości
Pokaż kolejne pytania
Powiązane tematy
#eiti
#pssc
#mgr
Inne tryby
Nauka
Test
Powtórzenie