Testy Fiszki Notatki
Zaloguj  

Fiszki

PSSC

Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40 Rozwiązywany: 2279 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
lista zalet i wad
podział HW/SW
weryfikacja systemu
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
usuwanie błędów w modelu sprzętu
weryfikacja modelu sprzętu
zmiana podziału HW/SW
usuwanie błędów oprogramowania
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki soft IP
wykorzystujemy bloki hard IP
W projektach platform-based:
wybór architektury jest ograniczony
można implementować dowolną architekturę
nie stosuje się magistrali
nie stosuje się NoC
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
mały time-to-market
trudność testowania systemu
duży koszt systemu
mała wydajność systemu (moc i szybkość)
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą szybkośc systemu
mniejszą moc systemu
mniejszy koszt projektu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
układów rekonfigurowalnych
magistrali
interfejsów
procesorów wbudowanych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
szybkość symulacji
dokładność symulacji
optymalność implementacji po syntezie,
łatwość syntezy
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemVerilog
SystemC
Verilog
C++
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji funkcjonalnej
weryfikacji funkcjonalnej
symulacji formalnej
weryfikacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
nie jest możliwa
jest możliwa dla standardu TLM 1.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania funkcjonalnego
projektowania correspondense-based
projektowania RTL
projektowania IP-based
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki synchronicznej
logiki kombinacyjnej
logiki sekwencyjnej
dowolnej logiki
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
komunikacji
przepływu danych
funkcjonalności
obliczeń
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania procesów
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania elastyczności w modelowaniu systemów
modelowania magistrali memory-mapped
optymalizacji funkcjonalnej
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
sygnał
metoda
magistrala
funkcja
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
permutacji
mnożenia
logicznych
dodawania
logicznych
Potokowanie zwiększa:
okres taktowania
współbieżność
ścieżkę krytyczną
(?)zasoby
okres taktowania
Do działań zwiększających powierzchnię nie należy:
równoważenie rejestrów
wprowadzenie resetu asynchronicznego
wprowadzenie potokowości
wprowadzenie resetu synchronicznego
wprowadzenie potokowości
Pokaż kolejne pytania

Powiązane tematy

#eiti #pssc #mgr

Inne tryby

Nauka Test Powtórzenie