Testy Fiszki Notatki
Zaloguj  

Fiszki

PSSC

Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40 Rozwiązywany: 2284 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
podział HW/SW
weryfikacja systemu
symulacja systemu
lista zalet i wad
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
zmiana podziału HW/SW
weryfikacja modelu sprzętu
usuwanie błędów oprogramowania
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy biblioteki IP
wykorzystujemy bloki soft IP
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
wykorzystujemy bloki hard IP
W projektach platform-based:
nie stosuje się magistrali
wybór architektury jest ograniczony
nie stosuje się NoC
można implementować dowolną architekturę
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
trudność testowania systemu
mały time-to-market
duży koszt systemu
mała wydajność systemu (moc i szybkość)
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą moc systemu
mniejszą szybkośc systemu
mniejszy koszt projektu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
magistrali
procesorów wbudowanych
układów rekonfigurowalnych
interfejsów
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
dokładność symulacji
optymalność implementacji po syntezie,
łatwość syntezy
szybkość symulacji
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemC
C++
SystemVerilog
Verilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji funkcjonalnej
weryfikacji formalnej
symulacji formalnej
weryfikacji funkcjonalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0
nie jest możliwa
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania RTL
projektowania correspondense-based
projektowania IP-based
projektowania funkcjonalnego
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki sekwencyjnej
dowolnej logiki
logiki synchronicznej
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
komunikacji
obliczeń
przepływu danych
funkcjonalności
przepływu danych
Gniazda (sockets) w TLM służą do:
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania procesów
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
optymalizacji funkcjonalnej
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
magistrala
metoda
sygnał
funkcja
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
mnożenia
permutacji
dodawania
logicznych
Potokowanie zwiększa:
ścieżkę krytyczną
okres taktowania
(?)zasoby
współbieżność
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu asynchronicznego
wprowadzenie potokowości
równoważenie rejestrów
wprowadzenie resetu synchronicznego
wprowadzenie potokowości
Pokaż kolejne pytania

Powiązane tematy

#eiti #pssc #mgr

Inne tryby

Nauka Test Powtórzenie