Twój wynik: PSSC
Analiza
Wszystkie ({{dataStorage.userResults.answersTotal}})
Prawidłowe ({{dataStorage.userResults.answersGood}})
Do powtórki ({{dataStorage.userResults.answersRepeat}})
Błędne ({{dataStorage.userResults.answersBad}})
Pytanie 1
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
weryfikacja systemu
podział HW/SW
lista zalet i wad
Pytanie 2
Na etapie integracji systemu najbardziej typowym działaniem jest:
weryfikacja modelu sprzętu
usuwanie błędów oprogramowania
zmiana podziału HW/SW
usuwanie błędów w modelu sprzętu
Pytanie 3
W projektowaniu IP-based
wykorzystujemy bloki soft IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
wykorzystujemy funkcje IP
Pytanie 4
W projektach platform-based:
nie stosuje się NoC
wybór architektury jest ograniczony
nie stosuje się magistrali
można implementować dowolną architekturę
Pytanie 5
Największą wadą projektowania systemowego jest
mała wydajność systemu (moc i szybkość)
mały time-to-market
duży koszt systemu
trudność testowania systemu
Pytanie 6
SoC zapewnia:
mniejszy czas projektu
mniejszy koszt projektu
mniejszą moc systemu
mniejszą szybkośc systemu
Pytanie 7
Układy NoC są alternatywa dla:
magistrali
interfejsów
procesorów wbudowanych
układów rekonfigurowalnych
Pytanie 8
Główną zaleta modelowania systemowego jest
łatwość syntezy
szybkość symulacji
dokładność symulacji
optymalność implementacji po syntezie,
Pytanie 9
Językiem modelowania systemu nie jest:
SystemVerilog
SystemC
Verilog
C++
Pytanie 10
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji formalnej
weryfikacji formalnej
symulacji funkcjonalnej
weryfikacji funkcjonalnej
Pytanie 11
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 2.0
nie jest możliwa
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 1.0
Pytanie 12
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania RTL
projektowania correspondense-based
projektowania funkcjonalnego
projektowania IP-based
Pytanie 13
Proces cthread w SystemC służy do modelowania:
logiki sekwencyjnej
logiki synchronicznej
logiki kombinacyjnej
dowolnej logiki
Pytanie 14
Projektowanie na poziomie TLM dotyczy
komunikacji
przepływu danych
funkcjonalności
obliczeń
Pytanie 15
Gniazda (sockets) w TLM służą do:
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania procesów
wywoływania funkcji
Pytanie 16
Standard TLM 2.0 został opracowany głównie w celu:
modelowania magistrali memory-mapped
optymalizacji funkcjonalnej
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
Pytanie 17
Kanałem w standardzie TLM jest:
funkcja
sygnał
metoda
magistrala
Pytanie 18
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
mnożenia
dodawania
permutacji
Pytanie 19
Potokowanie zwiększa:
współbieżność
okres taktowania
ścieżkę krytyczną
(?)zasoby
Pytanie 20
Do działań zwiększających powierzchnię nie należy:
wprowadzenie potokowości
wprowadzenie resetu synchronicznego
równoważenie rejestrów
wprowadzenie resetu asynchronicznego
Pytanie 21
Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:
jest łatwa bo liczby typu double są syntezowalne
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
w przypadku zastosowania języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
nie jest możliwa w przypadku zastosowania języka SystemC
Pytanie 22
W środowisku CtoS nie są syntezowalne:
wskaźniki i referencje
zmienne globalne
liczby zmiennoprzecinkowe określone przez Standard IEE 754
dziedziczenie
Pytanie 23
Wykorzystywanie liczb fixed-point do implementacji segmentu danych
nie jest możliwe w przypadku języka SystemC
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
jest zbędne bo liczby typu double są syntezowalne
Pytanie 24
Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:
występują dwie reprezentacje zera (+0 i -1)
mantysa i wykładnik muszą być reprezentowane przez wektory o tej samej długości
bardzo małe co do moduły liczby są reprezentowane jako NaN
można zapisać dowolnie duże liczby
Pytanie 25
Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że
nie istnieje problem przepełnienia
zakres wartości liczb jest wąski i sztywny
brak jest normalizacji
implementacja wymaga mniej zasobów
Pytanie 26
Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje
+0.25
+0.5
-0.25
-0.5
Pytanie 27
Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:
[-0.01,0.01]
[-16,15]
[-64,60]
[-1,0.9375]
Pytanie 28
Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:
wymaga zastosowania rozwijania i/lub rozcinania
nie wymaga żadnych specjalnych zabiegów
Wymaga zawsze wstawienia instrukcji wait()
Pytanie 29
Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
tak, jeśli liczba iteracji jest mniejsza niż 10
tak
Pytanie 30
Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)
SystemVerilog
VHDL
SystemC
Pytanie 31
Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".
never !(req-&rt;next ack)
always(req-&rt;next ack)
always (req-&rt;eventually !ack)
Pytanie 32
Weryfikacja formalna
wykorzystuje ten sam zbiór pobudzeń jaki zastosowano podczas weryfikacji funkcjonalnej
nie wymaga przeprowadzania symulacji
wymaga wykonania symulacji dla specjalnie przygotowanego zbioru pobudzeń
Pytanie 33
Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą
2-wymiarowego modelu nieliniowego
modelu liniowego
Pytanie 34
Analiza zależności czasowych (STA)
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
wymaga specjalnie przygotowanych pobudzeń
służy do badania propagacji wartości sygnałów 0, 1, X i Z
Pytanie 35
Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:
hold timing check
setup timing check
removal timing check
recovery timing check
Pytanie 36
Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie
skróceniu
wydłużeniu
Pytanie 37
W trakcie syntezy drzewa buforów sygnału zegarowego następuje
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
eliminowanie struktur typu H-tree i zastępowanie ich strukturami fishbone
eliminowanie struktur typu fishbone i zastępowanie ich drzewami H
osiągnięcie zerowej wartości parametru określanego terminem clock-skew
Pytanie 38
Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego
okres
czas narastania i opadania zboczy
pojemność wejściową portu
parametr zwany zwyczajowo clock skew
Pytanie 39
Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego
wstawienia rejestru dla sygnałów wejściowych
zamiany układu kombinacyjnego na sekwencyjny
określenie zależności czasowych pomiędzy wejściami i wyjściami
wstawienia rejestru dla sygnałów wyjściowych
Pytanie 40
We współczesnych systemach CAD synteza logiczna i synteza topografii
są wzajemnie od siebie zależne
to dwa całkowicie niezależne etapy cyklu projektowego
stanowią jeden etap wykonywany przez ten sam program