Podsumowanie: PSSC

Pytanie 1

Etapem projektu systemu najbardziej wpływającym na jego parametry jest:

lista zalet i wad

symulacja systemu

podział HW/SW

weryfikacja systemu

Pytanie 2

Na etapie integracji systemu najbardziej typowym działaniem jest:

weryfikacja modelu sprzętu

zmiana podziału HW/SW

usuwanie błędów w modelu sprzętu

usuwanie błędów oprogramowania

Pytanie 3

W projektowaniu IP-based

wykorzystujemy biblioteki IP

wykorzystujemy bloki hard IP

wykorzystujemy funkcje IP

wykorzystujemy bloki soft IP

Pytanie 4

W projektach platform-based:

można implementować dowolną architekturę

nie stosuje się NoC

nie stosuje się magistrali

wybór architektury jest ograniczony

Pytanie 5

Największą wadą projektowania systemowego jest

mała wydajność systemu (moc i szybkość)

duży koszt systemu

mały time-to-market

trudność testowania systemu

Pytanie 6

SoC zapewnia:

mniejszy koszt projektu

mniejszą moc systemu

mniejszą szybkośc systemu

mniejszy czas projektu

Pytanie 7

Układy NoC są alternatywa dla:

interfejsów

magistrali

procesorów wbudowanych

układów rekonfigurowalnych

Pytanie 8

Główną zaleta modelowania systemowego jest

dokładność symulacji

szybkość symulacji

optymalność implementacji po syntezie,

łatwość syntezy

Pytanie 9

Językiem modelowania systemu nie jest:

Verilog

C++

SystemVerilog

SystemC

Pytanie 10

Przy użyciu języka PSL możliwe jest przeprowadzenie

weryfikacji formalnej

weryfikacji funkcjonalnej

symulacji funkcjonalnej

symulacji formalnej

Pytanie 11

W programie CtoS synteza z poziomu TLM:

jest możliwa dla standardu TLM 1.0

jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami

jest możliwa dla standardu TLM 2.0

nie jest możliwa

Pytanie 12

Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:

projektowania funkcjonalnego

projektowania correspondense-based

projektowania IP-based

projektowania RTL

Pytanie 13

Proces cthread w SystemC służy do modelowania:

logiki kombinacyjnej

logiki synchronicznej

dowolnej logiki

logiki sekwencyjnej

Pytanie 14

Projektowanie na poziomie TLM dotyczy

komunikacji

przepływu danych

obliczeń

funkcjonalności

Pytanie 15

Gniazda (sockets) w TLM służą do:

wywoływania procesów

grupowania elementów interfejsów odpowiadających danej stronie komunikacji

wywoływania funkcji

symulowania elementów interfejsów odpowiadających danej stronie komunikacji

Pytanie 16

Standard TLM 2.0 został opracowany głównie w celu:

modelowania magistrali memory-mapped

zwiększania elastyczności w modelowaniu systemów

optymalizacji funkcjonalnej

zwiększania szybkości modelowanych systemów

Pytanie 17

Kanałem w standardzie TLM jest:

funkcja

sygnał

metoda

magistrala

Pytanie 18

Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji

permutacji

dodawania

mnożenia

logicznych

Pytanie 19

Potokowanie zwiększa:

(?)zasoby

współbieżność

ścieżkę krytyczną

okres taktowania

Pytanie 20

Do działań zwiększających powierzchnię nie należy:

równoważenie rejestrów

wprowadzenie potokowości

wprowadzenie resetu synchronicznego

wprowadzenie resetu asynchronicznego

Pytanie 21

Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:

nie jest możliwa w przypadku zastosowania języka SystemC

jest łatwa bo liczby typu double są syntezowalne

w przypadku zastosowania języka Verilog wymaga użycia pakietu implementującego Standard IEE 754

w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point

Pytanie 22

W środowisku CtoS nie są syntezowalne:

dziedziczenie

liczby zmiennoprzecinkowe określone przez Standard IEE 754

wskaźniki i referencje

zmienne globalne

Pytanie 23

Wykorzystywanie liczb fixed-point do implementacji segmentu danych

nie jest możliwe w przypadku języka SystemC

w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754

jest zbędne bo liczby typu double są syntezowalne

Pytanie 24

Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:

występują dwie reprezentacje zera (+0 i -1)

mantysa i wykładnik muszą być reprezentowane przez wektory o tej samej długości

można zapisać dowolnie duże liczby

bardzo małe co do moduły liczby są reprezentowane jako NaN

Pytanie 25

Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że

brak jest normalizacji

zakres wartości liczb jest wąski i sztywny

nie istnieje problem przepełnienia

implementacja wymaga mniej zasobów

Pytanie 26

Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje

-0.5

-0.25

+0.5

+0.25

Pytanie 27

Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:

[-16,15]

[-0.01,0.01]

[-64,60]

[-1,0.9375]

Pytanie 28

Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:

wymaga zastosowania rozwijania i/lub rozcinania

Wymaga zawsze wstawienia instrukcji wait()

nie wymaga żadnych specjalnych zabiegów

Pytanie 29

Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru

tak, jeśli liczba iteracji jest mniejsza niż 10

tak

nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku

Pytanie 30

Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)

VHDL

SystemC

SystemVerilog

Pytanie 31

Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".

always(req-&rt;next ack)

always (req-&rt;eventually !ack)

never !(req-&rt;next ack)

Pytanie 32

Weryfikacja formalna

nie wymaga przeprowadzania symulacji

wymaga wykonania symulacji dla specjalnie przygotowanego zbioru pobudzeń

wykorzystuje ten sam zbiór pobudzeń jaki zastosowano podczas weryfikacji funkcjonalnej

Pytanie 33

Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą

modelu liniowego

2-wymiarowego modelu nieliniowego

Pytanie 34

Analiza zależności czasowych (STA)

nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne

wymaga specjalnie przygotowanych pobudzeń

służy do badania propagacji wartości sygnałów 0, 1, X i Z

Pytanie 35

Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:

hold timing check

setup timing check

removal timing check

recovery timing check

Pytanie 36

Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie

wydłużeniu

skróceniu

Pytanie 37

W trakcie syntezy drzewa buforów sygnału zegarowego następuje

eliminowanie struktur typu H-tree i zastępowanie ich strukturami fishbone

osiągnięcie zerowej wartości parametru określanego terminem clock-skew

eliminowanie struktur typu fishbone i zastępowanie ich drzewami H

wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników

Pytanie 38

Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego

okres

czas narastania i opadania zboczy

pojemność wejściową portu

parametr zwany zwyczajowo clock skew

Pytanie 39

Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego

zamiany układu kombinacyjnego na sekwencyjny

określenie zależności czasowych pomiędzy wejściami i wyjściami

wstawienia rejestru dla sygnałów wyjściowych

wstawienia rejestru dla sygnałów wejściowych

Pytanie 40

We współczesnych systemach CAD synteza logiczna i synteza topografii

stanowią jeden etap wykonywany przez ten sam program

to dwa całkowicie niezależne etapy cyklu projektowego

są wzajemnie od siebie zależne

Podsumowanie

PSSC

Podsumowanie

PSSC

Twój wynik