Podsumowanie: PSSC

Pytanie 1

Etapem projektu systemu najbardziej wpływającym na jego parametry jest:

weryfikacja systemu

podział HW/SW

lista zalet i wad

symulacja systemu

Pytanie 2

Na etapie integracji systemu najbardziej typowym działaniem jest:

usuwanie błędów oprogramowania

usuwanie błędów w modelu sprzętu

zmiana podziału HW/SW

weryfikacja modelu sprzętu

Pytanie 3

W projektowaniu IP-based

wykorzystujemy bloki soft IP

wykorzystujemy bloki hard IP

wykorzystujemy funkcje IP

wykorzystujemy biblioteki IP

Pytanie 4

W projektach platform-based:

wybór architektury jest ograniczony

nie stosuje się NoC

można implementować dowolną architekturę

nie stosuje się magistrali

Pytanie 5

Największą wadą projektowania systemowego jest

mały time-to-market

duży koszt systemu

mała wydajność systemu (moc i szybkość)

trudność testowania systemu

Pytanie 6

SoC zapewnia:

mniejszy czas projektu

mniejszą moc systemu

mniejszą szybkośc systemu

mniejszy koszt projektu

Pytanie 7

Układy NoC są alternatywa dla:

magistrali

interfejsów

procesorów wbudowanych

układów rekonfigurowalnych

Pytanie 8

Główną zaleta modelowania systemowego jest

szybkość symulacji

dokładność symulacji

łatwość syntezy

optymalność implementacji po syntezie,

Pytanie 9

Językiem modelowania systemu nie jest:

SystemC

C++

SystemVerilog

Verilog

Pytanie 10

Przy użyciu języka PSL możliwe jest przeprowadzenie

symulacji formalnej

symulacji funkcjonalnej

weryfikacji formalnej

weryfikacji funkcjonalnej

Pytanie 11

W programie CtoS synteza z poziomu TLM:

jest możliwa dla standardu TLM 2.0

jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami

jest możliwa dla standardu TLM 1.0

nie jest możliwa

Pytanie 12

Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:

projektowania IP-based

projektowania RTL

projektowania funkcjonalnego

projektowania correspondense-based

Pytanie 13

Proces cthread w SystemC służy do modelowania:

logiki sekwencyjnej

logiki synchronicznej

logiki kombinacyjnej

dowolnej logiki

Pytanie 14

Projektowanie na poziomie TLM dotyczy

komunikacji

obliczeń

przepływu danych

funkcjonalności

Pytanie 15

Gniazda (sockets) w TLM służą do:

symulowania elementów interfejsów odpowiadających danej stronie komunikacji

wywoływania funkcji

wywoływania procesów

grupowania elementów interfejsów odpowiadających danej stronie komunikacji

Pytanie 16

Standard TLM 2.0 został opracowany głównie w celu:

modelowania magistrali memory-mapped

optymalizacji funkcjonalnej

zwiększania elastyczności w modelowaniu systemów

zwiększania szybkości modelowanych systemów

Pytanie 17

Kanałem w standardzie TLM jest:

funkcja

metoda

magistrala

sygnał

Pytanie 18

Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji

logicznych

dodawania

permutacji

mnożenia

Pytanie 19

Potokowanie zwiększa:

współbieżność

(?)zasoby

okres taktowania

ścieżkę krytyczną

Pytanie 20

Do działań zwiększających powierzchnię nie należy:

równoważenie rejestrów

wprowadzenie potokowości

wprowadzenie resetu asynchronicznego

wprowadzenie resetu synchronicznego

Pytanie 21

Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:

w przypadku zastosowania języka Verilog wymaga użycia pakietu implementującego Standard IEE 754

jest łatwa bo liczby typu double są syntezowalne

nie jest możliwa w przypadku zastosowania języka SystemC

w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point

Pytanie 22

W środowisku CtoS nie są syntezowalne:

wskaźniki i referencje

liczby zmiennoprzecinkowe określone przez Standard IEE 754

dziedziczenie

zmienne globalne

Pytanie 23

Wykorzystywanie liczb fixed-point do implementacji segmentu danych

nie jest możliwe w przypadku języka SystemC

jest zbędne bo liczby typu double są syntezowalne

w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754

Pytanie 24

Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:

można zapisać dowolnie duże liczby

występują dwie reprezentacje zera (+0 i -1)

mantysa i wykładnik muszą być reprezentowane przez wektory o tej samej długości

bardzo małe co do moduły liczby są reprezentowane jako NaN

Pytanie 25

Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że

zakres wartości liczb jest wąski i sztywny

implementacja wymaga mniej zasobów

nie istnieje problem przepełnienia

brak jest normalizacji

Pytanie 26

Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje

+0.5

+0.25

-0.25

-0.5

Pytanie 27

Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:

[-0.01,0.01]

[-1,0.9375]

[-64,60]

[-16,15]

Pytanie 28

Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:

nie wymaga żadnych specjalnych zabiegów

Wymaga zawsze wstawienia instrukcji wait()

wymaga zastosowania rozwijania i/lub rozcinania

Pytanie 29

Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru

nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku

tak, jeśli liczba iteracji jest mniejsza niż 10

tak

Pytanie 30

Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)

SystemC

VHDL

SystemVerilog

Pytanie 31

Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".

always (req-&rt;eventually !ack)

never !(req-&rt;next ack)

always(req-&rt;next ack)

Pytanie 32

Weryfikacja formalna

nie wymaga przeprowadzania symulacji

wykorzystuje ten sam zbiór pobudzeń jaki zastosowano podczas weryfikacji funkcjonalnej

wymaga wykonania symulacji dla specjalnie przygotowanego zbioru pobudzeń

Pytanie 33

Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą

2-wymiarowego modelu nieliniowego

modelu liniowego

Pytanie 34

Analiza zależności czasowych (STA)

wymaga specjalnie przygotowanych pobudzeń

służy do badania propagacji wartości sygnałów 0, 1, X i Z

nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne

Pytanie 35

Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:

hold timing check

recovery timing check

removal timing check

setup timing check

Pytanie 36

Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie

wydłużeniu

skróceniu

Pytanie 37

W trakcie syntezy drzewa buforów sygnału zegarowego następuje

eliminowanie struktur typu H-tree i zastępowanie ich strukturami fishbone

eliminowanie struktur typu fishbone i zastępowanie ich drzewami H

osiągnięcie zerowej wartości parametru określanego terminem clock-skew

wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników

Pytanie 38

Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego

okres

czas narastania i opadania zboczy

parametr zwany zwyczajowo clock skew

pojemność wejściową portu

Pytanie 39

Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego

zamiany układu kombinacyjnego na sekwencyjny

określenie zależności czasowych pomiędzy wejściami i wyjściami

wstawienia rejestru dla sygnałów wyjściowych

wstawienia rejestru dla sygnałów wejściowych

Pytanie 40

We współczesnych systemach CAD synteza logiczna i synteza topografii

stanowią jeden etap wykonywany przez ten sam program

są wzajemnie od siebie zależne

to dwa całkowicie niezależne etapy cyklu projektowego

Podsumowanie testu

PSSC

Podsumowanie testu

PSSC

Twój wynik