Pytania i odpowiedzi
PSSC
Zebrane pytania i odpowiedzi do zestawu. EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 2318 razy
Pytanie 21
Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
Pytanie 22
W środowisku CtoS nie są syntezowalne:
wskaźniki i referencje
Pytanie 23
Wykorzystywanie liczb fixed-point do implementacji segmentu danych
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
Pytanie 24
Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:
występują dwie reprezentacje zera (+0 i -1)
Pytanie 25
Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że
implementacja wymaga mniej zasobów
Pytanie 26
Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje
-0.25
Pytanie 27
Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:
[-1,0.9375]
Pytanie 28
Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:
wymaga zastosowania rozwijania i/lub rozcinania
Pytanie 29
Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
Pytanie 30
Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)
SystemVerilog
Pytanie 31
Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".
always (req-&rt;eventually !ack)
Pytanie 32
Weryfikacja formalna
nie wymaga przeprowadzania symulacji
Pytanie 33
Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą
2-wymiarowego modelu nieliniowego
Pytanie 34
Analiza zależności czasowych (STA)
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
Pytanie 35
Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:
setup timing check
Pytanie 36
Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie
wydłużeniu
Pytanie 37
W trakcie syntezy drzewa buforów sygnału zegarowego następuje
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
Pytanie 38
Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego
okres
Pytanie 39
Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego
określenie zależności czasowych pomiędzy wejściami i wyjściami
Pytanie 40
We współczesnych systemach CAD synteza logiczna i synteza topografii
są wzajemnie od siebie zależne